속도 10%↑·전력소비 20%↓…AI·HPC 시장 겨냥
1.4나노도 2028년 양산 목표…첨단공정·패키징에 41조원 투자
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| 세계 최대 파운드리(반도체 위탁생산) 업체 대만 TSMC 로고. [로이터] |
[헤럴드경제=서지연 기자] 세계 최대 파운드리(반도체 위탁생산) 업체인 대만 TSMC가 1.6나노미터(㎚·10억분의 1m) 공정 칩 개발에 성공한 것으로 알려졌다. 기존 2나노 개량 공정보다 속도를 최대 10% 높이면서 전력 소비는 최대 20% 줄인 것이 특징이다. 인공지능(AI)과 고성능컴퓨팅(HPC)용 첨단 반도체 경쟁이 치열해지는 가운데 TSMC는 올해 4분기부터 1.6나노 양산에 들어갈 예정이다.
20일 자유시보 등 대만 언론에 따르면 TSMC는 웨이퍼 후면전력공급(BSPDN) 기술인 ‘슈퍼 파워 레일(SPR)’을 적용한 옹스트롬(Å·100억분의 1m)급 A16(1.6나노) 공정 개발과 검증을 완료했다.
A16의 핵심은 반도체에 전력을 공급하는 배선을 웨이퍼 전면에서 후면으로 옮긴 데 있다. 기존에는 데이터 신호 배선과 전력 배선이 웨이퍼 전면에 함께 배치돼 미세공정으로 갈수록 공간 부족과 간섭 문제가 커졌다.
TSMC는 SPR 기술을 이용해 전력 공급망을 웨이퍼 후면으로 분리하고, 수직형 후면 접점(VB)을 통해 각 트랜지스터의 소스와 드레인 영역에 직접 전력을 공급하도록 했다. 이를 통해 신호 배선과 전력 배선 사이의 병목현상을 줄여 성능과 전력 효율을 동시에 높였다는 설명이다.
기존 설계와의 호환성도 최대한 유지했다. TSMC는 웨이퍼 전면의 게이트 구조와 소자 크기, 레이아웃 면적 등의 변화를 최소화해 기존 설계를 A16 공정으로 이전하는 부담을 낮춘 것으로 전해졌다.
성능 개선 폭도 상당하다. A16은 TSMC의 2나노 개량형인 N2P 공정과 비교해 동일한 전력에서 처리 속도가 8~10% 빨라지고, 같은 속도를 기준으로 전력 소비는 15~20% 줄어드는 것으로 알려졌다. 칩 집적도 역시 8~10% 향상된다.
대규모 연산과 전력 효율이 중요한 AI 가속기와 HPC용 반도체가 주요 시장으로 꼽힌다. TSMC는 올해 4분기 A16 양산에 들어갈 예정인 것으로 전해졌다.
A16은 TSMC가 준비하고 있는 1.4나노급 A14로 넘어가기 위한 징검다리 역할도 한다. A14는 완전한 노드 전환을 적용하는 차세대 공정으로, TSMC는 2028년 양산을 목표로 하고 있다. A16 개발에 성공하면서 A14 양산 계획에도 힘이 실릴 것이라는 전망이 나온다.
TSMC는 첨단공정 주도권을 유지하기 위한 투자도 확대하고 있다. TSMC 이사회는 지난 11일 첨단 공정과 첨단 패키징 등에 총 294억4250만달러(약 41조원)를 투입하는 자본지출 계획을 승인했다.
AI 반도체 수요가 폭증하면서 첨단 패키징 분야에서는 경쟁사와의 협업도 확대되고 있다. TSMC의 ‘칩 온 웨이퍼 온 서브스트레이트(CoWoS)’ 생산능력이 수요를 따라가지 못하면서 일부 패키징 주문이 인텔의 말레이시아 공장으로 이관된 것으로 전해졌다.
류페이전 대만경제연구원(TIER) 연구원은 반도체 산업이 과거의 ‘승자 독식’ 구조에서 벗어나 전문화와 지역화를 통한 상호 보완 구조로 변화하고 있다고 분석했다. TSMC가 최첨단 미세공정을 담당하고 다른 업체들이 후공정과 패키징을 분담하는 방식으로 AI 시장 확대에 대응하는 동시에 지정학적 위험도 분산하는 구조가 형성되고 있다는 설명이다.
